IBM、特许半导体、英飞凌和三星联合宣布45纳米低功耗硅电路

ＩＢＭ．特许半导体　英飞凌和三星联合宣布４５纳米低功耗硅电路　ＩＢＭ、　特许半导体（Ｃｈａｒｔｅｒｅｄ）、英　上实现厂特殊电路，以测试这个复杂　通信的需求。”首批设计套件融合了四方的设计　专长，能够帮助客户更早转换至新的　飞凌科技（Ｉｎｆｉｎｅｏｎ　Ｔｅｃｈｎｏｌｏｇｙ）和三　的工艺，并取得产品架构互动方面的　星（Ｓａｍｓｕｎｇ）近日联合推出四方合作采　初步经验。　用４５纳米低功耗工艺制造的首批芯片，　并开始供应设计套件。　这批首次采　４５纳米工艺制造的　英飞凌科技董事会成员兼通信解　工艺，同时继续推动单设计、多晶圆』一　决方案业务部总裁Ｈｅｒｍａｎｎ　Ｅｕｌ说：“这　制造能力，从而最有效地发挥他们的　一研发成果，是我们在执行尽早采用　设计优势，并最终为消费者带来实实　面向下一代通信系统的工作电路，拥　最先进的技术平台开发优化型产品解　在在的利益。４５纳米低功耗工艺，颅期　ＢＭ和　有成熟的硅性能，运　了．联盟伙伴联　决方案这一战略的过程中，取得的义　将于２００７年底在特许半导体、Ｉ合开发的工艺，已成功通过验证的功　一个重大进展。采用４５纳米工艺制造　三星的３００毫米晶圆厂安装并得到全面　能块，有英飞凌提供的标准库元件、输　的首批芯片，代表了我们最尖端的技　鉴定。首批设计套件是四大公司联合　　入／输出元件，还有联盟开发的嵌入式　术，同时具备高性能和低功耗特性。这　打造的，现已开始供货。存储器。英飞凌已在首批３００毫米晶圆　一解决方案可很好地满足Ｆ一代移动　Ｓｐａｎｓｉｏｎ与Ｓａｉｆｕｎ扩大合作至９０ｎｍ和６５ｎｍ　ＭｉｒｒｏｒＢｉｔ　Ｑｕａｄ产品　Ｓｐａｎｓｉ。ｎ与ｓａｉ　ｎ半导体有限公司　务机遇。Ｓｐａｎｓｉ。ｎ　ＭｉｒｒｏｒＢｉｔ　Ｑｕａｄ技术　取得了成功，在此基础上，我们坚信新　宣布，两家公司扩展了双方的授权和　在大幅降低新闪存解决方案的成本，　的ＭｉｒｒｏｒＢｉｔ　Ｑｕａｄ解决方案一定会成为　前所未有的全新闪存解决方案的基础。”　据称单个Ｓｐａｎｓｉｏｎ　Ｍｉ￣ｏｒＢｉｔ　Ｑｕａｄ　存储单元所存储的信息量是目前采用　产品设计协议，Ｓａｉｆｕｎ将为９０ｎｍ和　减小尺寸以及提高仔储容量方面具有　６５ｎｍ　ＭｉｒｒｏｒＢｉｔ　Ｑｕａｄ产品的开发提供工　很大的潜力。”　程和设计支持。Ｓｐａｎｓｉｏｎ总裁兼首席执　Ｓａｉｆｕｎ董事会兼首席执行官　多级单元（ＭＬＣ）架构的浮动门闪存单　行官Ｂｅｒｔｒａｎｄ　Ｃａｍｂｏｕ说：“通过将　Ｂｏａｚ　Ｅｉｔａｎ博士表示：“Ｓｐａｎｓｉｏｎ正在扩　元的两倍。目前的ＭｉｒｒｏｒＢｉｔ技术采用　Ｓ　ａｉ　ｆｕｎ世界级的ＩＰ和工程支持与　展其ＭｉｒｒｏｒＢｉｔ产品线以为市场带来高　不导电的氮化物存碚介质来提供优于　Ｓｐａｎｓｉｏｎ突破性的ＭｉｒｒｏｒＢｉｔｇＩｊ新技术结　附加值的闪存解决方案，我们独特的　浮动门技术的成本和制造优势，同时　合在一起，我们计划提供新的闪存解　ＮＲＯＭ　ＩＰ以及对创新的承诺已经帮助　决方案，以为客户创造新的市场和业　Ｓｐａｎｓｉｏｎ的每单元两比特ＭｉｒｒｏｒＢｉｔ技术　融入了Ｓａｉｆｕｎ的ＮＲＯＭ　ＩＰ。　Ｃａｄｅｎｃｅ与中芯国际联手解决系统级芯片功耗问题　Ｃａｄｅｎｃｅ与中芯国际宣布，两家公　成（ＳＩ）签收等纳米设计的挑战。　高效能源利用。它对功耗问题的优化　Ｃ合作的电子　贯穿了所有必要的设计步骤，包括逻　司已经联合开发出低功耗数字设计参考　Ｃａｄｅｎｃｅ作为最早与ＳＭＩＣ一起推　辑综合、模拟、测试设计、等价性检验，　流程，支持ＳＭＩＣ先进的９０纳米工艺技　设计自动化公司之一，与ＳＭＩｅｒ低功耗系统级芯　芯片虚拟原型、物理实现和完成签收　术。该设计参考流程包含对Ｃａｄｅｎｃｅ　出了９０纳米ＥｎｃｏｕｎｔＥｎｃｏｕｎｔｅｒ时序系统的支持，以满足设计　片设计参考流程。Ｃａｄｅｎｃｅ的新技术如　分析。此外，该流程为设计师提供了一　ｅｒ时序系统已结合到该流程中，　个全面的平台，强调快速、精确与自动　师为计算机、消费电子、网络及无线产　Ｅｎｃｏｕｎｔ品市场开发集成电路越来越高的需求。　用于静态时序分析（ＳＴＡ）签收。　时序、功耗与ＳＩ收敛，提高了Ｅｎｃｏｕｎｔｅｒ　该设计参考流程结合了Ｃａｄｅｎｃｅ　据介绍，这套“ＳＭＩＣ—Ｃａｄｅｎｃｅ设　的低功耗性能。它解决了层次模块分　Ｅｎｃｏｕｎｔｅｒ数字ＩＣ设计平台和Ｃａｄｅｎｃｅ　计参考流程”是一套完整的Ｅｎｃｏｕｎｔｅｒ　割、物理时序优化、３－ＤＲＣ提取、电　可制造性设计（ＤＦＭ）技术，攻克了低　低功耗系统级芯片设计参考流程，其　压降、泄漏和动态功耗优化，信号干扰　ＳｏＣ）的　故障和延迟分析等问题。　功耗、复杂的层次设计、时序及信号集　重点在于９０纳米系统级芯片（、ＩＩ，、ＩＩ，１ＩＩ，．ｅｃｎｃｈｉｎａ．ｃｏｒｎ　２００６．９・１ｇ